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구현
FPGA Implementation

Hardware varification and implementaion process are proceeded in the communication system. Among the various method, a way of the implementation of a programmable logical factor and FPGA which is a device contained enable programming inner line are prefered because of the briliant performance, rapid varification and resonable cost. In our laboratory, we research an implementation of the hardware with LDPC codes through the FPGA divice. LDPC codes is designed by VDSL or Verilog which are languages of the FPGA and it is applied to a target board for verifying datas and performance analysis in the real communication. In addition, we study flexible design methods which satisfy optimizing of the algorithm, a diversity of code rate and maximum permissible latency for the increasing throughput.

 
RTL schematic of decoder.png
<RTL schematic of decoder>
 
Implementation design of decoder.png
<Implementation design of decoder>

 

FPGA board.jpg

<Vertex7 FPGA board>

 

실제 통신 시스템 구현 및 운용을 위해서는 에뮬레이션(emulation) 수준의 성능 검증이 요구된다. 이를 위한 대표적인 방법으로는 논리 소자와 가능 내부선을 포함하는 반도체 소자인 FPGA(Field Programmable Gate Array)를 이용한 솔루션이 보편적으로 사용되고 있다. FPGA 솔루션은 설계자의 의도대로 자유롭게 단일 칩셋 내부를 구성할 수 있으며, 개발 시간이 짧고 오류 재수정에 용이하며 초기 개발비의 저렴함 등 다양한 장점들을 가지고 있다. 이러한 장점을 이용하여 본 연구실에서는 FPGA를 다양한 오류정정부호 기법 구현 관련 연구를 수행해왔으며, 현재까지 Turbo codes, LDPC(Low Density Parity Check) codes, TPC(Turbo Product codes) 등 다양한 통신 표준에 적용 가능한 결과물들을 만들어왔다. 해당 결과물들은 하드웨어 프로그래밍 언어인 Verilog HDL(hardware description language) 또는 VHDL(VHSIC Hardware Description Language)를 통해 구현되었으며, Xilinx 사의 Vertex/Kintex FPGA board 등을 활용하여 데이터 검증 및 실제 통신 채널에서의 성능 분석을 수행하였다. 현재 본 연구실에서는 4G를 넘어 5G 표준을 대비하여 초고속 오류정정부호 알고리즘 구현을 통한 처리율(throughput) 향상 기법 연구, 낮은 복잡도 오류정정부호 구현을 통한 저면적/저전력 칩셋 구현 등을 목표로 활발한 연구를 진행하고 있다. 

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